Анализируются процессы функционирования суммирующих устройств различных типов с помощью их моделирования на языке Verilog в среде Activ-HDL. Получены временные диаграммы, подтверждающие повышения быстродействия суммирующих устройств с параллельным выполнеием микроопераций по сравнению с устройствами с последовательным их выполнением.
