Предлагается метод анализа тестопригодности цифрового устройства, представленного на системном уровне в виде кода VHDL и трансформированого в ориентированный граф для упрощения задач верификации, синтеза тестов и/или улучшения покрытия неисправностей для заданных входных наборов. Метод основан на топологическом анализе синтезированного устройства и последующей его модификации путем разделения режимов работы (тестовый и функциональный) в целях улучшения тестопригодности и упрощения решения задач тестирования.
