Темой дипломного проекта выбрана разработка облачной системы моделирования цифровых компонентов на языках описания аппаратуры VHDL/Verilog. Проведенный анализ существующих аналогов показал широкое распространение как бесплатных версий систем моделировании с низкой производительностью и ограниченной функциональностью, так и платных коммерческих версий с широкими возможностями по настройке различных аспектов процесса моделирования. Однако практически все существующие аналоги рассчитаны на применение в десктоп (или в кластерных) системах. В то же время существенный интерес представляет разработка веб-ориентированной системы моделирования с настраиваемой производительностью и дополнительными возможностями. Также был проведен анализ существующих систем моделирования Aldec ActiveHDL, Aldec Riviera, Modelsim, что позволило точно сформировать цели и задачи дипломного проектирования, обоснован выбор технологической платформы для проектирования программного обеспечения, разработаны основные классы для парсинга и отображения результатов моделирования в виде временных диаграмм. СИСТЕМА МОДЕЛИРОВАНИЯ, VHDL, VERILOG, VALUE CHANGE DUMP (VCD), GHDL, ICARUS VERILOG, PHP, HTML5 CANVAS The theme of the graduation project was selected development of the cloud simulation system of digital components for hardware description languages VHDL / Verilog. The analysis of existing analogues showed widespread as free versions of modeling systems with low productivity and limited functionality, and paid commercial versions with broad capabilities for configuring various aspects of the modeling process. However, almost all existing analogues designed for use in desktop (or cluster) systems. At the same time, a significant interest is the development of web-based modeling system with customizable performance and additional features. There was also an analysis of existing modeling systems Aldec ActiveHDL, Aldec Riviera, Modelsim, allowing to precisely create the goals and objectives of graduate design, justified the choice of technology platform for software design, developed the basic classes for parsing and displaying the simulation results in the form of timing diagrams. SIMULATION SYSTEM, VHDL, VERILOG, VALUE CHANGE DUMP (VCD), GHDL, ICARUS VERILOG, PHP, HTML5 CANVAS
