Целью дипломного проекта является разработка топологических правил проектирования для многослойных FPGA-устройств. Исходными данными к дипломной работе являются: язык описания аппаратуры VHDL, Xilinx ise design tools 14.3, методология SSI. Результат выполнения проекта - реализация модели топологических правил проектирования для многослойных FPGA-устройств. FPGA, САПР, SSI, SLL, TSV, SoC, верификация. Метою даного дипломного проекту є розробка топологічних правил проектування для многослойних FPGA-пристроїв. Вихідними даними до дипломної роботи є: мова опису апаратури VHDL, Xilinx ise design tools 14.3, методология SSI. Результат виконання проекту - реалізація моделі топологічних правил проектування для многослойних FPGA-пристроїв. FPGA, САПР, SSI, SLL, TSV, SoC, верифікація. The purpose of this project is to develop the topological designs rule verification for multilayer FPGA-devices. The initial data for the project are hardware description language VHDL, Xilinx ise design tools 14.3, SSI methodology. The result of the project is topological designs rule verification for multilayer FPGA-devices. FPGA, CAD, SSI, SLL, TSV, SoC, verification.
